到岗时间：不限
婚况要求：不限
1.负责UCIe（Universal Chiplet Interconnect Express）物理层（PMA）及数字控制层的架构规划与电路实现。
2.主导32GT/s（UCIe 1.1标准）SerDes接口的TX/RX及PLL电路设计，并面向下一代64GT/s速率进行技术预研。
3.统筹高速接口的系统级建模与仿真，确保CPO光引擎与交换ASIC/GPU之间的高效数据吞吐。
任职要求：
1.硕士及以上学历，微电子、通信相关专业，8年左右或以上高速接口电路设计经验。
2.精通UCIe/PCIe/CXL协议，具备FinFET先进工艺下SerDes成功流片及量产经验。
3.深刻理解Chiplet架构下的信号完整性、电源完整性及3D封装寄生效应，具备极强的技术攻坚能力。
求职提醒：求职过程请勿缴纳费用，谨防诈骗！若信息不实请举报。
